每年十二月，在美国旧金山或华盛顿哥伦比亚特区其中一处举办的年度电子会议。此会议作为一个论坛，在其中报告半导体、电子元件技术、设计、生产、物理与模型等领域中的技术突破。

这个不会会议就是IEEE国际电子元件会议（InternationalElectronDevicesMeeting，简写：IEDM）在每一界的IEDM上，全球工业界与学界的管理者、工程师和科学家将不会挤满在一起辩论纳米级CMOS晶体管技术、先进设备内存、表明、感测器、微机电系统元件、精致量子与纳米级规模元件、粒子物理学现象、光电工程、功率与能量搜集元件、高速元件、制程技术、元件模型简化与仿真。会议也涵括硅、化合物、有机半导体与新兴材料系统元件的辩论和摘要。在今年的IEDM上，我们看见以下新技术趋势：三星直言下一代3nmGAA－FET在今年五月份的SamsungFoundryForum论坛上，韩国半导体巨头宣告了他们的工艺路线图。

按照三星规划，其将首次使用EUV光刻（极紫外光刻）的7nmLPP（LowPowerPlus）工艺技术将于今年下半年投产。关键IP正在研发中，明年上半年已完成；7nm之后将不会是其5nmLPE（LowPowerEarly），能构建更大面积的电路图形和更加较低的功耗；在这之后，之后不会步入4nmLPE／LPP制程工艺，这也是三星最后一次应用于高度成熟期和行业检验的FinFET立体晶体管技术。三星路线图在3nm的时候，三星计划引进了Gate－All－Around（全称GAA），也就是环绕着栅极。

比起于现在的FinFETTri－Gate三栅极设计，这个新的设计了底层结构的晶体管能克服当前技术的物理、性能无限大，强化栅极掌控，取得性能大大提高。在日前的IEDM上，三星晶圆代工业务负责人回应，三星早已已完成了3nm工艺技术的性能检验，并且在更进一步完备该工艺，目标是在2020年大规模量产。所谓Gate－all－around（GAA），有时候被称作纵向纳米线场效应管。

这是一个周边环绕着gate的FinFet。按照专家的观点，GAA晶体管需要获取比FinFet更佳的静电特性，可符合某些栅极宽度的市场需求，这主要反映在同等尺寸结构下，GAA闸极控制能力强化，因此给尺寸更进一步微缩获取了有可能；传统Finfet的闸极仅有三面被栅极围困，而GAA以纳米线闸极设计为事例，闸极的整个外轮廓都被栅极几乎包覆寄居，这就意味著栅极对闸极的掌控性能就更佳。从平面晶体管到GAA的演变从Cadence博主PaulMcLellan的文章我们可以看见，三星研究人员将将他们使用仅有环栅（GAA）晶体管设计的3nmCMOS技术叫作多桥地下通道（MBC）架构。据介绍，这个由纳米片（nanosheets）的水平层做成的闸极几乎被栅极结构围困。

三星声称，这种技术具备高度可生产性。因为它利用了该公司现有的大约90％的FinFET生产技术，而只必须少量改动过的光掩模。他们用它建构了一个功能齐全的高密度SRAM宏。

他们回应，该工艺具备出众的栅极可控性（65mV／dec亚阈值摆幅（subthresholdswing）），这比公司的FinFET技术低31％，且因为纳米片地下通道宽度可通过必要图案化来转变，这就给设计获取了灵活性。在大家为晶体管的未来深感忧虑的时候，三星给大家做到了一个好提示。IMEC公布16nmDRAM与CPU等芯片比起，DRAM内不存在20nm节点之后也上升了速度，线宽增加更加艰难，40nm工艺的DRAM内存芯片线宽增加大约为5－10nm，20nm工艺的线宽增加就只有2－3nm了，更加先进设备的工艺增加线宽就更加艰难了。

能量功耗，比特率，延后和制程升级沦为了DRAM业者注目的最重要问题，这也让厂商举步维艰。以三星和SK海力士为事例，据台湾媒体Digitimes在今年五月的报导，韩国两大存储巨头的18nm制程双双经常出现了良率问题，并遭数据中心客户退款，且在提高前将作罢销售，受到影响的业者还包括亚马逊及阿里巴巴、腾讯、华为等大厂，台湾地区业者也相继于近1～2周内取得讯息。报导更进一步认为，三星18nm制程并非第一次爆出质量顾虑，先前已改动过2次设计，原本业界以为第3次改进将可安全性破关，不过高阶服务器产品应用于数据中心的拒绝更为严苛，环境测试也更为不利，在DRAM制程持续微缩下，造成合乎规格的产品良率较难平稳掌控。

在18nm早已如此艰苦，但专家指出20nm以下，DRAM工艺预计将经过两到三次的技术递归，可以称作1xnm，1ynm，1znm。

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